Search
在學校就能學到形式驗證知識及實作? 🤔
這些年來，透過Cadence Academic Network學術網絡計劃的推動，目前台灣已有多所學校開始使用Formal Verification形式驗證的最新技術，並已有超過1,400位莘莘學子使用過JasperGold工具軟體和平台👏👏！
Cadence將持續致力推動產學合作，期許未來更多同學能受益於學術網絡計畫，接軌最新EDA技術，齊力提升台灣的半導體的實力! 💪💪
#CadenceAcademicNetwork #JasperGold
更多關於Cadence Academic Network學術網絡計劃>>>https://cadence-academic-network.incubatehub.com/
Cadence 與國研院晶片中心攜手，加速 AI 晶片設計與驗證開發
作者 Atkinson | 發布日期 2018 年 03 月 22 日 16:45 |
近來隨著人工智慧 (AI) 商機的興起，國內對人工智慧發展環境與人才需求孔急，因此全球電子設計創新廠商益華電腦（Cadence Design Systems, Inc.）與國家實驗研究院晶片系統設計中心（CIC）於 22 日共同宣布強化合作關係，希望藉由 Cadence 提供設計驗證加速模擬平台，以及共同建置的 SoC 設計及驗證環境，協助學界將研發成果與產業效益連結。雙方也將合作驗證培育課程，協助學界加速開發新一代 AI 晶片應用並培植產業人才。
Cadence 指出，隨著 AI 未來龐大商機湧現，開發 AI 領域晶片技術勢在必行。然而，AI 晶片設計的複雜度與成本日益攀升，設計前期的晶片驗證工作不可或缺。為支持產業開發所需的相關基礎，Cadence 與 CIC 深化既有的合作基礎，共同建置完善的驗證平台與環境，以支援學研界專注於 AI 晶片設計開發。未來參與科技部 AI 計畫的研發團隊，以及與國研院晶片中心合作的學術單位，皆可透過 CIC 申請使用此驗證平台環境，滿足新一代 AI 晶片的設計需求。
據了解，該合作平台將建構在 Cadence Palladium 硬體加速及系統化的驗證方法，可大幅縮短晶片系統驗證時間，加速晶片設計開發流程，同時提升軟 / 硬體整合品質上。為確保學界更順暢地進行晶片開發，雙方並合作建置 AI 晶片的設計驗證環境，導入形式驗證平台（Formal Verification），包括晶片模擬、擬真、除錯與驗證，強化驗證功能的正確和完整性，並可提高晶片的成功率。此外，為了及早培育校園 AI 種子，雙方的合作中也將針對晶片驗證領域，規劃軟硬體等驗證課程，奠定扎實的晶片開發基礎。
Cadence 亞太區總裁石豐瑜指出，Cadence 自 1988 年成立至今剛好滿 30 周年。而 30 年來，Cadence 藉由合併 40 多家公司，達到當前年營業額 20 億美元，全球 7,000 名員工的規模。而主要以進行設計工具 (EDA) 為主的 Cadence，掌握了晶片設計與系統設計兩大區塊的需求，成為半導體業界在推動摩爾定律再往下走的路程當中，一個不可或缺的關鍵夥伴。石豐瑜進一步指出，在當前晶片製程向 7 奈米、5 奈米前進，晶片還有 AI 功能需求，而且必須滿足各項環境需求的情況下，藉由設計工具使設計過程加快、測試過程更從明、並且擁有系統級的設計能力等，已經是不可避免的趨勢。而 Cadence 就是能提供這樣設計工具的廠商，使廠商能在競爭激烈的市場中具有優勢。
國研院晶片中心副主任王建鎮則指出，晶片中心致力於培育我國系統晶片（SoC）優質研發人才，並扮演著提升國內晶片系統設計前瞻技術能量的重要推手。現在配合政府推展半導體射月計畫，積極加強 AI 晶片及 IoT 晶片設計等技術之研發，陸續與國際指標企業加強合作，將提供支援學術界投入 AI 晶片相關技術研發更完善的環境。本次 Cadence 提供的設計驗證加速平台相當重要，不僅象徵 CIC 與 Cadence 的合作關係提升到更新的層次，更有助於晶片中心建構完整的 AI SoC 設計及驗證能量，將可提升國內 AI 晶片設計技術。未來 CIC 將以更堅強的實力支援學術研究，並為產業持續培育研發人才。
據了解，目前該項計畫已有 50 多涉及各項領域的 AI 晶片開發學術單位進行申請，未來將透過包含學界、業界的專業人士進行篩選級評估後，獲得錄取而進入該項計畫的團隊將可獲得政府的相關費用補助。而自 2018 年開始為期 4 年的計畫，預計在第 2 年結束後藉會陸續展現其成績，並為國內的 AI 晶片設計發展注入活水。
資料來源：https://finance.technews.tw/2018/03/22/cadence-cic-ai-chip/
【徵才】Cadence 研發替代役 & Others
-
-
For detailed our 104 page ( http://goo.gl/6cSFGn )
Please send resumes to Jess Yang ( jsyang@cadence.com ) directly or Wendy Liu ( wendyliu@cadence.com ) or through our 104 page ( http://goo.gl/6cSFGn ).
-
-
Cadence Taiwan has successfully applied for 研發替代役 this year and will have several headcounts for 2016/H2.
The RD job openings for this program include formal verification, routing, placement, circuit/Spice simulation, PDKs and also product validation.
-
-
We are looking for talents from schools who are willing to take challenges and devote themselves to EDA. Although doing specific research is a plus, the candidates need not to be doing above topics directly but need to show their strength in problem solving and also good programming skills.
(Except product validation engineers, who usually don’t need to code in C/C++ but need to script in Shell, Perl or Python for automation)
-
-
We have started to collect resumes and conducted some interviews already. The process will continue until we have all openings filled.
-
-
Please remember we still have many job openings which is not 研發替代役.
We welcome all talents, in schools or have graduated, to contact with us for those job positions.
