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應材工程副總裁Uday Mitra博士說「進入3nm以下的世界,材料工程是關鍵。」
邏輯晶片大師課程,分別由三位講者,
講述尺寸微縮時,半導體先進製程的挑戰與材料工程解決方法!
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想知道三位講者各別討論的議題,繼續往下讀重點整理!
1️⃣首先由Mike Chudzik博士揭開序幕,
人工智慧、大數據和物聯網持續推動半導體需求,
實現微縮需克服的物理限制,包括:
提升電晶體開關的切換速度、
FinFET微縮時面臨的鰭彎曲問題、
高介電常數金屬閘極(HKMG)的多層接面的微縮,以及
閘極全環(Gate All Around, GAA)結構的製程技術。
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2️⃣接著,Mehul Naik博士提到當尺寸微縮至3nm以下,
內部連接介面電阻是最大的挑戰,
電晶體傳輸功率的方式是影響微縮的關鍵因素,
背向功率傳輸網絡(backside power delivery network)是新的解決方案,
能降低電壓損失、縮小電晶體面積、為導線預留更多空間!
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3️⃣最後,Regina Freed博士探討設計圖形的可變型,
設計技術協同最佳化 (Design & Technology Co-Optimization, DTCO)是先進製程微縮的關鍵,
讓工程師能用新材料、新設計突破節點限制,
就好比蓋房子,當面積有限,
我們可以增加第二層、地下室,
而不是犧牲某些區域以擴大的空間,
DTCO允許更巧妙的2D & 3D 設計,
能維持相同間距,同時增加邏輯密度。
全文請見:https://bit.ly/3hJGm9y
dtco 半導體 在 Cadence Taiwan-益華電腦 Facebook 的最佳解答
「前瞻佈局大賽」結果證明,人人都可以是IC Layout高手,只要你有「心」❤!
而Cadence在推進半導體製程演進與IC設計技術創新提供支援上最「上心」❤:
👉👉Cadence特派工程團隊,錄製7個小時的線上教學影片,講解在微軟Azure雲端的台積虛擬設計環境(VDE)使用Cadence的Virtuoso晶片佈局工具
👉👉攜手台積跑遍北中南賽前研習營,與參賽同學們面對面互動並解答問題
因為產業共同的「齊心」💞,才能實現設計技術協同最佳化,也讓競賽順利進行並圓滿完成。讓我們一起為得獎者喝采,也為所有促進產學合作的朋友致敬~~
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dtco 半導體 在 半導體老司機的趨勢觀察 Facebook 的最佳解答
Imec 在日本ITF技術論壇報告對未來半導體技術藍圖, 其中老司機想提到的是 DTCO or STCO,簡而言之就是 隨著半導體技術發展日趨複雜,電路設計和系統技術開發同時必須考量到不同半導體技術的優勢和缺點進而一起優化(co-optimization),也代表電路及系統設計者也必須了解半導體元件物理、操作方式甚至必須考量製程對系統等級的影響。
這也顯示出半導體知識愈來愈重要,了解這些知識對工作及職涯發展絕對是加分。雖然先進製程及元件結構發展速度愈來愈快,但所有元件操作原理其實都是根據基本半套體元件物理發展而來,因此對半導體工程師(元件、製程、可靠度等),只要好好掌握基本知識,面對新的元件結構及特性,需要不斷的問自己是否可以用已知的知識分析歸納、是否有相關的基本知識不足導致無法掌握,持續不斷的試圖了解分析,就會累積經驗、個人know-how及分析模型,將有助於持續面對新的元件結構及製程開發的挑戰。
#半導體技術知識愈來愈重要
#了解半導體知識對工作及職涯發展絕對是加分