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台達電子 工業股份有限公司 研發獎助金 受理申請

一. 獎助名額：4名

二. 申請資格：
(一) 碩士或博在學生
(二) 研究需與下列領域相關 ：
a. RTL engineering, high speed SERDES design, Verilog or VHDL, DSP/FPGA architecture, communication theory
b. Microwave/ mmWave components research above 24GHz; Array antenna realm; Radar realm
c. Communication-related realm, SoC realm, SDR (software-defined-radio) realm

三. 申請時程：2019.1.1~2019.6.30。申請細節請洽　七. 聯繫窗口。

四. 獎助內容：
(一) 碩士每名新台幣 30 萬元； 萬元； 博士每名新台幣 50 萬元
(二) 於上學期和下各發給 50% 獎助金，一年內發放完成 獎助金，一年內發放完成

五. 權利義務：
(一) 需於台達集團服務至少兩年
(二) 配合公司於寒暑假期間進行實習、修事業單位需求指定課程

六. 申請方式：備妥下列文件 寄予聯繫窗口 以利審查
(一) 個人簡介，履歷表（格式不拘）
(二) 在學成績單
(三) 目前研究項簡介

七. 聯繫窗口：
陳俊豪先生 ( [email protected] )
廖妤芸小姐 ( [email protected] )

#電子設計自動化EDA #美國國防高等研究計畫署DARPA #電子資產智慧設計IDEA #電子復興計畫ERI #智能協作電子系統自動生成MAGESTIC #封裝2.5D

【劃時代變革：No Engineers，也能設計電子產品！】

「IC 60」，成了 2018 年半導體業界最響亮的流行語。今年是 IC 問世一甲子的輝煌銘刻，立足這個別具意義的特殊時間點，IC 產業高峰都預見了什麼樣的遠景？工業 4.0 已對半導體業產生質變——迫使 IC 公司投入電子、機械、感測器、射頻 (RF)、軟體與雲端的融合工作，儼然是另類系統供應商，與傳統系統廠的分界日漸模糊；而在眾多智能創新中，因熱能及電磁 (EM) 影響日增，印刷電路板 (PCB) 的優先順位也越來越高。

另眾所周知，汽車電子的終極目標是 0ppm 缺陷率；細究失效原因，有 80～95% 是由類比或混合訊號導致，而多數功率器件的出包是肇因於熱應力造成的焊錫和打線疲勞 (Fatigue)。再者，若電路板溫度和製程發生變異，也會加速電晶體老化、減少元件可用壽命，PCB 設計的重要性可見一斑。5G 系統更是如此！新的 NR 波形調變、與 4G 共模、大頻寬 RF 收發……，以及是否必須／允許增加散熱片 (heatsinks) 或孔洞 (drilling)？在在都是挑戰。

有鑑於新世代創意設計師，可能未必熟悉 Verilog 等硬體描述語言，電子設計自動化 (EDA) 廠商致力於推動「電子資訊化」，不用先編譯成近似組合語言的暫存器傳遞 (RTL) 就能轉化成機器碼，將能加速創意的實現。此舉有助於不擅長硬體或 RTL 設計的資訊工程 (IT) 專才評估測試方案，可為測試條件設限以達驗證收斂，並預防因經驗不足而漏失要項；對電子工程 (EE) 專才而言，一旦數據量的排列組合非常多，亦可借用模型驗證省下編寫測試案例的時間。

智能設計的終極目標是：「即使不具電子工程專業，也能設計晶片和電子產品！沒有做不到，只有想不到！」此外，與雲端業者的合作亦可圈可點，因為用戶不必一開始就耗費巨資投注在基礎設施，更有利於新創公司發展。時至今日，難度不在於晶片設計，而是應用商機，故更重視領域、應用及整個系統觀，從對的管道收集資料、做好分析，然後從中獲利。做出通用晶片再漫無目標地銷售已成過去式，開發者必須了解應用場景並據以發展專用晶片 (ASIC) 是較實際的作法。

延伸閱讀：
《全球瘋 AI 與 5G，ASIC 接棒擔綱——Cadence 樂當「電子設計」推進器》
http://compotechasia.com/a/opportunity/2018/0904/39800.html

#益華電腦Cadence #Palladium驗證模擬 #Virtuoso系統設計 #聯電UMC #日月光ASE #FOCoS #SiP-id

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nVidia 在今年稍早的 GTC 2017 開發者大會上，宣布即將開放 Xavier DLA 的原始碼，七月開放 early access，九月釋出完整的版本。

隨著九月即將結束，GitHub 上終於出現了一個叫 nvdla.org 的專案 (https://github.com/nvdla)，讓大家一窺 DLA 的奧秘。

DLA 是 nVidia 在 Xavier 晶片上首度引入的深度學習加速引擎 (Deep Learning Accelerator)，它被設計來執行深度學習中的推演 (inference) 工作，換句話說，你可以將訓練好的深度學息神經網路下載到 DLA 上，叫它照著訓練的成果執行辨識、分類、推演等工作。這意味著 nVidia 將有可能用 DLA 取代 GPU 在裝置端的地位，而將 GPU 留在雲上執行訓練的工作。

根據已經釋出的文件，nVidia 公布了 DLA 的 Verilog RTL 程式碼，雖然目前 C-model 的部份仍是空的，但這已經足以讓我們照著打造自己的深度學習推演引擎。你不用真的去開 IC，只要找個 gate count 足夠的 FPGA，就可以試著在上面合成 DLA，直接單挑 Google 的 TPU。相較於 Google 神神秘秘地一直不肯多講 TPU 裡面的細節，nVidia 這一手顯然有誠意多了。

更有甚者，如果你不滿意 DLA 的架構，還可以動手修改它。嫌它肥，可以幫它瘦身。嫌它不夠力，可以擴展它。有更好的想法 ? 就動手把它做出來!

深度學習的浪來了，現在正是創業的好時機，這裡面有太多以前沒辦法做現在卻可以做的題目。你準備好站在浪頭上了嗎 ?

AppWorks #16 現在開放申請，除了用 DLA 加速你的深度學習演算法，也讓 AppWorks Accelerator 加速你的創業路!

現在就按這裡申請 => https://goo.gl/NbxZk9