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dram refresh原理 在 コバにゃんチャンネル Youtube 的最讚貼文
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DRAM Row Refresh Cycle Time(tRFC):行地址刷新周期, 定义了一个bank中行地址刷新所需要的时间。重提一下刷新的含义,由于cell中电容的电荷在MOSFET ... ... <看更多>
7 3 RAM的结构和工作 原理 高清版. technology information ... Dynamic Random Access Memory ( DRAM ). Part 1: Memory Cell Arrays. Computer Science. ... <看更多>
内存刷新电路(Refresh): 之所以叫做DRAM,就是因为它需要不断的刷新才能保持住数据。刷新其实就是对数据进行重写,存储体中电容保持数据的时间上线是64ms,所以每一行 ...
#2. DRAM刷新refresh相关知识归类-基础小知识(三) 原创
RAM每一位数据都是通过芯片内的一个小电容充电(或低电平)存储的。但随着时间的推移,电容逐渐失去电荷。为避免丢失存储的数据,必须定期刷新以将 ...
DRAM Refresh Interval(tREFI):內存刷新時間間隔,也就是內存的刷新命令生效前要經過的時間。刷新的時間間隔一般取決於內存顆粒的容量(density), ...
#4. 深入浅出DDR系列(2)——带你继续扒DDR工作原理-电子工程专辑
DRAM 在接收到Row Refresh Command 后,会根据内部Refresh Counter 的值,对所有Bank 的一个或者多个Row 进行刷新操作。 DRAM 刷新的操作与Active + ...
#5. DRAM 原理3 :DRAM Device - 蜗窝科技
为了简化SDRAM Controller 的设计,SDRAM 标准定义了Auto-Refresh 机制,该机制要求SDRAM Controller 在一个刷新周期内,发送8192 个Auto-Refresh Command ...
#6. 記憶刷新Memory Refresh: 最新的百科全書、新聞、評論和研究
DRAM 刷新的工作原理 ... 在內存操作過程中,每個內存單元必須在製造商規定的最大刷新間隔內(通常在毫秒範圍內)反复刷新。刷新不使用用於訪問數據的正常內存操作(讀取和寫 ...
#7. DRAM:工作原理,結構,發展過程 - 中文百科全書
DRAM 的英文全稱是"Dynamic RAM",翻譯成中文就是"動態隨機存儲器"。DRAM 只能將數據保持很短的時間。為了保持數據,DRAM 必須隔一段時間刷新(refresh)一次。如果...
#8. 動態隨機存取記憶體@ some where are there - 隨意窩
當然,寫入時快取管理晶片一樣提供Cache RAM對映DRAM的服務,也就是CPU先寫到SRAM中,再由快取管理晶片轉入DRAM中。因此Cache RAM的容量大小會關係著CPU ...
DRAM (Dynamic RAM) · 電容的電會從substrate漏掉導致電壓下降,因此需要定期refresh,根據JEDEC standard,每64ms要充電一次 · Refresh是一列一列(WL)refresh.
#10. DDR5 記憶體將啟航,來談談關於規格技術的某些事| 科技新報
DRAM 因儲存原理是需定時更新(Refresh)資料的電容,DDR4與前代更新時無法執行其他操作,但DDR5可透過Same Bank Refresh (REFsb)命令,允許系統更新 ...
#11. 「乾貨」從動態的角度分析DDR的時序結構 - 每日頭條
學習完了DDR的基本組成和硬體結構原理之後,從整體上了解了DDR的特性和靜態圖,包括原理、管腳圖等。 ... 下圖為DRAM Row Refresh Command 的時序圖:.
#12. SDRAM (一) sdrm刷新和自刷新,工作原理 - 博客园
SDRAM的自动刷新AS(Auto Refresh)和自刷新SR(Self Refresh): 刷新操作分为 ... 会对SDRAM的性能造成影响,但这是没办法的事情,也是DRAM相对于SRAM( ...
#13. 新型DRAM以VLT技術突破刷新限制 - 電子工程專輯
圖1顯示電容儲存單元的原理圖,左右圖分別代表了讀取1和讀取0時。電路透過「電荷分配」(charge sharing)偵測記憶體位元值。位元線(bitline)首先被預充電到 ...
#14. 圖解RAM結構與原理,系統記憶體的Channel、Chip與Bank
而RAM 在電腦裡又可大致上分為2 種:SRAM 和DRAM,兩者的基礎原理 ... 隨著時間漸漸消失,因此需要有個再充電(Refresh)的動作保持電容儲存的資料。
#15. 深溝式DRAM 資料保存時間之測試方法與相關參數之設定 ...
動作原理是將字元線(WL, word line) 給高電位,視同. 開關的記憶細胞存取控制晶體(cell ... 流失,因此DRAM 需要有再更新(refresh) 的動作,以. 下介紹六種漏電機制。
#16. 06 記憶體資料存取
6-2 半導體記憶體資料存取之基本原理. • 6-2-1 SRAM之工作原理. • 6-2-2 DRAM之工作原理 ... 為確保電壓狀態不變,每隔2m~5mS 須充電一次,稱為刷新(Refresh) ...
#17. DDR5 記憶體標準:下一代DRAM 模組技術規格簡介
DDR5 新增一個名為「SAME BANK Refresh」的功能,可在存取每組BANK 時只更新一個BANK,而非所有BANK。與DDR4 相比,此功能讓DDR5 進一步提高效能與效率。 決策回饋等化器( ...
#18. [技術] SDRAM研究心得
... 可能只做一個全容量的Bank,而且由於SDRAM的工作原理限制,單一個Bank ... DRAM內部是許多電容所組成,它需要不斷的進行Refresh才能保持住Data, ...
#19. 请问DDR自刷新是什么原理?怎么实现的? - 世强
我们在看内存规格时,经常会看到4096 Refresh Cycles/64ms或8192 R. ... 显然,刷新操作肯定会对SDRAM的性能造成影响,但这是没办法的事情,也是DRAM相对于SRAM(静态 ...
#20. CN109461465A - 使用运行时逆向工程优化dram刷新
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#21. DRAM和NAND的區別- 大大通(繁體站)
計算機的組成原理裡面這樣介紹計算機的存儲器:存儲器是用來存儲程序和數據的部件 ... 為了保持數據,DRAM使用電容存儲,所以必須隔一段時間刷新(refresh)一次,如果 ...
#22. 第二十一章記憶體電路
(1)隨機存取記憶體(RAM):可細分為靜態SRAM 與動態DRAM。 ... 所以需要定期對電容器充電,方能恢復其電壓值,此即是所謂的刷新(refresh)動作,而這.
#23. LPDDR2原理 - Google Docs
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#24. DRAM的架构/标准/特点/未来展望(dram结构和原理) - 睿象云
但是这个问题可以透过定期更新(periodically refresh)DRAM记忆体来避免,也就是读取DRAM记忆体的内容后再重新写入。 有在专心阅读的读者可能已经发现问题了,当电荷自 ...
#25. 什麼是DDR, DDR簡介, DDR工作原理 - Kingsman的部落格
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#26. DRAM原理4 :DRAM Timing | 电子创新网赛灵思中文社区
下图为DRAM Row Refresh Command 的时序图:. DRAM 完成刷新操作所需的时间定义为tRFC(RFC for Refresh Cycle)。 tRFC 包含两个部分 ...
#27. 面向DRAM控制器的能效分析- MBA智库文档
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#28. 鑑往知來洞察不同應用領域的DRAM架構(上) - CTIMES
但是這個問題可以透過定期更新(periodically refresh)DRAM記憶體來避免,也就是讀取DRAM記憶體的內容後再重新寫入。 有在專心閱讀的讀者可能已經 ...
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#33. 記憶體小常識 - 香醇咖啡
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#35. dram refresh interval设置65535到底是啥原理?AMD有么?
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#36. 2018年1月18日星期四 - 創意工程師
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#38. 简谈SDRAM的工作原理 - 腾讯云
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为了保持数据,DRAM使用电容存储,所以必须隔一段时间刷新(refresh)一次, ... 动态RAM的总体结构和工作原理与静态RAM(见随机存储器)的区别是,存储矩阵采用了动态 ...
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SDRAM原理(强烈推荐)-在《内存器件介绍之RAM 篇(一)》中我们介绍了SRAM 的相关知识以及DRAM 的部分知识,下面继续我们的DRAM 探索之旅。 ♢DRAM 的物理BANK 与逻辑BANK ...
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而RAM 在電腦裡又可大致上分為2 種:SRAM 和DRAM,兩者的基礎原理 ... 隨著時間漸漸消失,因此需要有個再充電(Refresh)的動作保持電容儲存的資料。
#55. RAM、DRAM、SD卡 - 51CTO博客
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#56. 嵌入式DRAM 測試方法研究成果報告(精簡版)
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#57. DRAM/NAND工作原理是什么?DRAM、NAND有何区别? - 21IC
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#58. DRAM 原理 2 - 蜗窝科技
7. Row Refresh Command. 一般情况下,为了保证DRAM 数据的有效性,Controller 每隔tREFI(REFI for Refresh Interval) 时间就需要发送一个Row ...
#59. 1):一篇2002 年的DDR 控制器设计硕士论文 - 极术社区
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4.4 Row Refresh Command. 一般情况下,为了保证DRAM 数据的有效性,Controller 每隔tREFI(REFI for Refresh Interval) 时间就需要发送一个Row ...
#61. DDR4设计概述以及分析仿真案例 - 搜狐
本文概括阐述了DRAM 的概念,及介绍了SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 ... DDR3也新增ASR(Automatic Self-Refresh)、SRT(Self-Refresh ...
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2012年爆發針對動態隨機存取記憶體(DRAM)的Rowhammer攻擊危機, ... Target Row Refresh,TRR)的各式解決方案,其基本概念是設定記憶體列的閥值, ...
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#67. DRAM解读_技术篇0_DRAM概念介绍 - 简书
为了保持数据,DRAM使用电容存储,所以必须隔一段时间刷新(refresh)一次,如果 ... 存储原理由触发器存储数据利用MOS管栅极电容可以存储电荷的原理.
#68. 邁向高密度儲存應用-鐵電記憶體的原理、挑戰與展望 - MA-tek
現今記憶體市場仍以DRAM 與NAND Flash 為主流,採用二氧化鉿(HfO2) ... 電荷儲存資料,沒有電荷流失的問題,因此無須進行週期性的資料更新(refresh)。
#69. Drammer 漏洞分析 - The Deadline
解決方法:等Patch,或使用具有pseudo Target Row Refresh(pTRR)或Target Row Refresh(TRR)技術的DRAM ,如LPDDR4 的智慧型手機。
#70. 伪静态随机存储器(PSRAM)-HyperRAM-英飞凌(Infineon)官网
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#71. 簡介]DRAM系統- 看板VideoCard - 批踢踢實業坊
詳細原理請翻查數位系統或是電子電路相關教科書. 這裡重點是.DRAM的效率問題來自於電容導致在讀取後需要寫回以及必須定期refresh.限制了效率表現.
#72. 由淺入深的學習內存的基本原理——DDRx8 - 資訊咖
DRAM 只能將數據保持很短的時間。為了保持數據,DRAM使用電容存儲,所以必須隔一段時間刷新(refresh)一次,如果存儲單元沒有被刷新,存儲的信息就會丟失.
#73. memory - kz fd Kao - Google Sites
所以在DRAM中必須提供一脈波來執行這個refresh的動作,這樣才能保持其所儲存資訊 ... SOI是絕緣體的意思,原理就是在Silicon(矽)電晶體之間,加入絕緣體物質,可使兩 ...
#74. 朝向低功耗/小封裝/高速傳輸發展行動式RAM效能進化 - 新通訊
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#75. 淺談鐵電記憶體:如何實現下世代「記憶體內運算」?
與DRAM 相較之下,FeRAM 是仰賴鐵電層的電偶極方向來儲存資料,而非DRAM 以電荷儲存資料,沒有電荷流失的問題,因此無須進行週期性的資料更新(refresh) ...
#76. 内存的工作原理及时序介绍 - 电脑知识论坛
内存的工作原理及时序介绍,内存,DRAM,硅晶体,电容,存储. ... MOS管被字节线所控制,起到开关的作用,控制读写与更新(refresh)。
#77. メモリ基本講座「DRAMとは何ぞや」|TECHブログ
TECHブログ「半導体メモリとは何ぞや」で解説しましたが、電源を切ると記録が消えてしまうメモリを 揮発性メモリ、RAM (Random Access Memory) と言い ...
#78. 動態隨機存儲器 - 中文百科知識
為了保持數據,DRAM使用電容存儲,所以必須隔一段時間刷新(refresh)一次,如果 ... 動態RAM的總體結構和工作原理與靜態RAM(見隨機存儲器)的區別是,存儲矩陣採用了 ...
#79. DDR原理及信号完整性测试 - 泰克
直播大讲堂—DDR的原理及信号完整性测试 ... DDR的演变和基本原理 ... 在上述这样一种芯片架构中,为了最大程度的降低DRAM芯片的成本,最省成本的方法 ...
#80. 一、 是非題(50%) 注意:答錯一題倒扣0
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#81. 1142 經常需要”Refresh”(再恢復)的記憶體是(A)SRAM(B)DR..
(B)DRAM (C)ROM (D)磁帶。 1.計算機原理2.網路概論- 計算機概論題庫-12#6922 ... Refresh 是為了更新 DRAM 裡面的資料內容,避免電容因時間太久而導致Data loss.
#82. 【zz】DDR工作原理与时序(详细且准确版----以DDR3为例)
不过,为了最大的节省电力,DDR3采用了一种新型的自动自刷新设计(ASR,Automatic Self-Refresh)。当开始ASR之后,将通过一个内置于DRAM芯片的温度传感器 ...
#83. RAM,SRAM,SDRAM工作原理 - 中国存储网
在前面的一节文章中我们对于DRAM和SRAM的基本工作原理做了一些简单的介绍,在我们所列举的例子中 ... AUTO REFRESH(进入自动刷新模式) L L L H X X 。
#84. S3C2440 SDRAM内存原理 - 搜狐
RAM按照硬件设计的不同,随机存储器又分为DRAM(Dynamic RAM)动态随机存储器和SRAM(Static RAM) 静态随机存储器。 l DRAM:它的基本原件是小电容,电容 ...
#85. 鐵電元件的快速進展:儲存級記憶體與記憶體中計算 - DigiTimes
這樣形成的電容因為二氧化鉿的永久性極化而毋需如DRAM般時時重新寫入更新(refresh)。 FeTJ (Ferroelectric Tunnel Junction)則是像MRAM般工作,只是鐵電 ...
#86. Dynamic Random Access Memory - Wikipedia
このときに採用された2つの動作原理、すなわちRAS/CAS信号やセンスアンプといったDRAMの基本的な回路構成と、微小なキャパシタに記憶して繰り返しリフレッシュ動作を行う、 ...
#87. DDR4 SDRAM - Micron Technology
Placing the DRAM into self refresh mode also alleviates the need to toggle CKE. s Not all features designated in the data sheet may be supported by earlier ...
#88. 1142 經常需要”Refresh”(再恢復)的記憶體是(A)SRAM ... - 題庫堂
1142 經常需要”Refresh”(再恢復)的記憶體是(A)SRAM(B)DRAM(C)ROM(D)磁帶。
#89. i.MX8X内存配置与测试
MX8QXP MEK 板目前的原理图版本是SPF-29683-C2.pdf, 所使用的内存是 ... Auto Self Refresh 采用Temperature-compensated self refresh (TCSR) ... DRAM data bus.
#90. 淺談記憶體IC
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#91. SRAM与DRAM的区别 - 技术邻
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#92. 二進位的世界:記憶體發展簡史/ DDR4 VS. DDR3 效能評測
圖/ 四種主流進位制的等價關係表,稍懂原理即可輕鬆換算,以十六進位常見的FFFF為例,即為十進位世界 ... 動態隨機存取記憶體(Dynamic random access memory,DRAM).
#93. 內存不刷新會怎樣?有趣的內存物理攻擊和旁路攻擊 - 今天頭條
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#94. 专家详解:内存工作原理及发展历程
在前面的一节文章中我们对于DRAM和SRAM的基本工作原理做了一些简单的介绍,在我们所列举的例子中 ... AUTO REFRESH(进入自动刷新模式) L L L H X X 。
#95. memory原理及测试介绍_专业IC测试网 - 芯片测试技术-ic test
DRAM (dynamic RAM, need refresh): Synchronous DRAM / Double Data Rate (DDR) SDRAM FCRAM (FJ, Fast Cycle RAM): DRAM cell with SRAM peripheral
#96. 7 3 RAM的结构和工作原理高清版 - YouTube
7 3 RAM的结构和工作 原理 高清版. technology information ... Dynamic Random Access Memory ( DRAM ). Part 1: Memory Cell Arrays. Computer Science.
#97. 12.17. DRAM read, write, and refresh cycles - YouTube
Calculating delays in DRAMs shows us why they are terrible relative to SRAMs. Overheads are incredible, especially when reading.
#98. 2.2.1. 讀取協定· 每位程式設計師都該知道的記憶體知識
圖2.8 顯示了DRAM 模組上一些連線的活動,發生在三個標上不同顏色的階段。像往常一樣,時間從左到右流動。 ... 雖然在實務上看起來不同,但原理上DDR2 運作如斯。
#99. Cachecheck
1 ">Understanding Dynamic JDB Table Cache Refresh (Release 9. OpenDNS cachecheck says all ... CacheCheck reports L1 & L2 cache plus dram size/speed: cct386.
#100. Understanding and mitigating refresh overheads in high ...
Fine Granularity Refresh (FGR) is a feature recently announced as part of JEDEC's DDR4 DRAM specification that at- tempts to tackle this problem ...
dram refresh原理 在 簡介]DRAM系統- 看板VideoCard - 批踢踢實業坊 的推薦與評價
1. 1bit DRAM
1bit DRAM由一個電晶體以及一個電容器組成.
Bitline
|
|
+---| |--- VCC
| | |
| [---]
--+--
|
RowLine
利用電晶體控制線路是否與電容相接.
接著以電容內的電位高低(有無電荷)
決定這個bit內容是1還是0.
但是這樣結果就是.電容內的資料只要一讀取
就會消失.所以必須讀取後將資料回寫.同樣的電容
一段時間沒理他電荷還是會跑掉.因此必須一段時間內
(按:不超過幾十ns等級的時間)就refresh一次.
當然DRAM(1T,T=transistor)因此可以比起SRAM的4T/6T
擁有較低成本以及高容量單位密度的優勢.因此DRAM佔據了
主流的記憶體系統很長的一段時間,而修正DRAM的效率的各種
實作也是曾出不窮.也幾乎都曾經採用於顯示系統上.
===============================================
詳細原理請翻查數位系統或是電子電路相關教科書.
這裡重點是.DRAM的效率問題來自於電容導致在讀取
後需要寫回以及必須定期refresh.限制了效率表現.
===============================================
2. DRAM array
實際上的DRAM晶片是以2D array的方式組成的.
Col 0 -----------------------------------------
| | | |
VCC ...........................................
| | | |
Col 1 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Col 2 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Col 3 ------------------------------------------
| | | |
VCC ...........................................
| | | |
Row0 Row1 Row2 Row3
(每個Row,Col相連的地方都有如上圖的1bit DRAM存在.
但是我畫不進去...放棄)
每1bit的資料都可以Row/Col的位址決定.當在外部
決定好Row/Col的位址後.也就可以從DRAM array中
讀寫這1bit的資料.
一個典型的RAM晶片規格標示,如16Mx8,表示這顆的傳輸
資料寬度為8bit,而ADDRESS總共有8Mega"組"8bit資料.
因此總容量是128Mbit.
這樣一顆晶片就可以看成有如上的DRAM array 8組.
而每組的Row/Col數量?通常兩者數量會僅可能的接近.
那麼就是有4096 Row以及4096 Column.
3. A DRAM Chip
那麼要如何把以上16Mx8的設計出一個對應晶片的介面呢?
Column以及Row的address各需要12bit.不過我們可以讓它
使用同一組訊號線分兩次傳遞(這稱作row/column multiplexing,
而DRAM基本上都是採用此種方式.也因此影響了效能).因此只要
一組12bit的位址線就夠了.但是需要額外的訊號線通知晶片
正在送的是Row還是Column,因此可以增加兩條1bit的訊號線.
RAS#(Row Access Signal)以及CAS#.當然還要訊號線告知
現在是讀取或是寫入.以及當晶片準備好傳送資料時通知完成的
訊號線.以及8bit的資料線.
[-------]
Address=| |=Data Output(1:8)
(0:11) | |
| |
WE#-| |
RAS# -| |-OE#
CAS# -| |
[-------]
內部應該是長的這樣:
Address(0:11)
==================|
|| [Column Decoder]
|| ------------------
|| Row | |
=== | DRAM Array |
Dec | |
ode | |
r | |
--------------------
| | | | | | | |
v v v v v v v v
----------------
DRAM Sense --->Output Buffer==>Data Output
Amplifier --->
Address送入後.依照RAS#,CAS#判斷現在是Row還是Col的定址.
然後把位址送到ROW or Col的decoder,由decoder啟動對應的
row/col的線路.Row/Col的位址都決定後.Sense Amplifier
會偵測電壓變化來判定bit的1/0,並順便回寫資料.
最後讀取到的資料送到output buffer.因為這顆是16Mx8的晶片.
所以晶片內部應該會有8組同上的Array/Decoder/Sense Amp.
Output buffer將它組成8bit輸出.
DRAM Read Timing
RAS# ----|__________________|--
CAS# --------|______________|--
ADR ====XOOOXOOOX============
11:0 Row Col
WE# _|-----------------------|_
OE# ----|____________________|-
DQ ===============XOOOOOOX===
8:1 Valid Data
DRAM Write Timing
RAS# ----|__________________|--
CAS# --------|______________|--
ADR ====XOOOXOOOX============
11:0 Row Col
WE# --------------|_______|---
OE# _|----------------------|_
DQ ===============XOOOOOOX===
8:1 Write Data
嗯,好極了.終於可以開始傳資料,我們只要"每次"
都送Row,Col位址進去,就可以讀或者寫入8bit的資料.
等等.這是否有哪裡不對勁......??
每次都要送Row/Col,那麼是不是花在送Row/Col的時間
比等待資料傳輸的時間還要多??沒錯.....
所以這顯然不是個好現象.有沒有辦法改進呢?
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Row/Column multiplexing也限制了DRAM的性能
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DRAM的加速: Paged Mode/Fast Paged Mode
既然送Row,Col要花很多時間,可不可以偷懶不送..??
但是不送的話,又要怎麼知道要存取哪邊呢?折衷一下.
只送一個.而另外一個不送的話就假設跟以前一樣.
這是DRAM系統第一個普遍的加速手段.稱為Paged Mode
或者是Fast Paged Mode(事實上這兩者有少許差異,
edge trigger的方式不同,但是原理相同)
原先DRAM中,Row,Col必須都送.
Addr <Row><Col>------<Row><Col>------<Row><Col}
Data <Data> <Data> <Data>
Paged Mode/Fast Paged Mode
Addr <Row><Col> <Col> <Col> <Row><Col>
Data <Data> <data> <data> <data>
可以大幅度增加DRAM的效率.
DRAM的加速: EDO RAM(Hyper Paged Mode DRAM)
EDO RAM是在SDRAM之前普遍的一種加速DRAM.它進一步
擴展了fast paged mode,主要的改進為送下一個Column Address
的時候可以不用等待前一個Data輸出完成.而重疊兩者的時間.
EDO RAM(Hyper Paged Mode)
Addr <Row><Col 0><Col A><Col B> <Row><Col>
Data <Data0><dataA><dataB> <data>
另外我還找到一個說法表示.EDO RAM會預設下個Col為這個Col
的次一個而預先準備,進一步縮短access time.不過我不確定
是否所有的EDO RAM都支援.或者是僅有部分access time
較低的EDO RAM是如此.還是這是burst EDO才加入的.
Burst EDO:快速消失
Burst EDO支援burst Mode.基本原理為...在DRAM
內部將array再分割成更小可獨立運作的internal bank.
然後同步存取這些internal bank,讓它們在同一段latency
後差不多都準備好了.而可以在接下來最短的時間內依次
寫入或讀出資料.
Normal Mode Burst Mode
Buffer <---Bank 1 Buffer <-----Bank 1
<---Bank 2
<--Bank 1
<-Bank 2
Timing
Addr <Row><Col>
Data <Data>
burst
Addr <Row><Col>
Data <Data><Data><Data><Data>
以基本Latency差不多的DRAM而言,晶片組
在66MHZ外頻下使用Fast Paged Mode
可以達到X-3-3-3的Timing.使用EDO RAM可以達到
X-2-2-2.而使用burst EDO可以達到X-1-1-1.
(以上是讀取,寫入都比較慢)
但是Burst EDO只存在少量以及短時間.而立即被JEDEC SDRAM取代.
JEDEC SDRAM同樣也是利用internal bank而支援burst Mode.
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你不想休息嗎?我都想了
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SDRAM:採用同步傳輸
介紹SDRAM之前要先定義好SDRAM是什麼.是不是如字面上
一樣.採用Synchoronos transfer的就算嗎?不.事實上Rambus
跟1T-SRAM也都是同步傳輸.一般說的SDRAM指的是JEDEC SDRAM.
包含在PC66/PC100/PC133下的SDR SDRAM.DDR SDRAM,DDRII SDRAM
等.也有許多基於相關標準的衍生型,如SGRAM,GDDR/2/3,Enhanced
SDRAM(又稱為cached SDRAM,也就是加入SRAM為cache..另外也有
Enhanced/Cached EDO),NEC的Virtual Channel(PC133/DDR/DDR2)
等..
所以,一般稱的DDR RAM是不是JEDEC SDRAM?當然是.
只是在DDR SDRAM未出來之前,當然PC66/PC100/PC133
那時都直接稱為SDRAM,在DDR SDRAM出現之後為了區分
才將它們稱為SDR SDRAM.不過稱DDR SDRAM是SDRAM的一種
或者是SDRAM的演進/改良仍然沒錯.
synchronous bus ?
同步傳輸介面指的是什麼意思?與非同步Asynchronous的差異?
簡單一點的比喻,就好像一堆人合作作事情.
非同步傳輸:
A做好後通知B,C等待B完成後才開始作,D等待A以及C兩個
人一起通知它開始做事etc.....
同步傳輸:
所有人都事先收到一份嚴格規定好的行程表(timing diagram)
隨著時間的進行(clock).在行程表內定好的時間一定會完成.
沒達成的就地處決(........有嗎??)
效率上的差異是很明顯的.
可是SDRAM只是把DRAM改成synchronous介面嗎?
很不幸的,如果只是這樣做對效率一點幫助都沒有.雖然
如FPM DRAM及EDO RAM是非同步介面.但是主機板晶片組或者是
顯示晶片上的記憶體控制器存取它們仍然是照著固定的Timing
如6-3-3-3,4-1-1-1,只是需要依照外頻以及RAM的規格手動設定
不同的timing.......
JEDEC SDRAM主要的加速機制仍然發揚了過去有的方法.
省略重複的Row Addr,傳輸Col Addr可以與資料讀寫同時進行,
Burst Mode等..前面簡介過的方法都以另外一種形式在JEDEC
SDRAM上實作.
除此之外JEDEC SDRAM還有Mode Register可以動態改變
SDRAM的存取方式,burst length,各種相關的timing如CL等.
(Mode Registry和SPD不要混淆,作用算是相反吧)
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最早的SDRAM並沒有SPD
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JEDEC PC66/PC100/P133 SDRAM在介面上增加了BA(Bank
Address),以指定internal bank,SDR SDRAM有2組internal
bank,DDR SDRAM有4組.
internal bank
Bank 0 Bank 1
v v
Control |-------------| ----|
Logic --> | Bank 0 array| nk1 |
| | |
|-------------|-----|
|Sense Amp | Amp |
--------------------|
Buffer
所以SDRAM存取的時候會碰到三種情況.
1.在同一個page/row中(同一個row中的位址稱為page).
Timing :
CL-1-1-1...傳到burst length結束,SDRAM支援1/2/4/8
(CL=Cas Latency) 以及page結束這幾種
2.不同的row address.沒有bank conflict
RtC-CL-1-1-1...
(Ras to CAS latency)
3.不同的row address而碰上bank conflict.
該bank正在使用中
Precharge-RtC-CL-1-1-1....
而三者發生的機率.除了應用程式的種類外,memory controller
的規劃以及整個記憶體系統的配置(SDRAM不是拼命把記憶體頻寬
加大或是增加多通道效率就會持續增加的)都會有影響.最佳化
記憶體系統.對SDRAM來講可能就是平均有效傳輸速率33%與66%
的差異.
比如說以CL,RtC,Precharge都是3cycle的SDRAM來說
(其實哪裡有這麼好的??),burst length=4,那麼有效傳輸比例
分別是66%,44%,33%.但是memory系統的排程決定了三者的機率.
尤其是效率的bank conflict,在不同的情況下比例可以由5%
到25%以上不等.
Latency:貨真價實的效能障礙.
相對於DRAM密度的快速成長.DRAM對於存取的latency
卻是緩慢的改進.DRAM密度以符合電晶體密度的標準(1.5X/year)
成長的同時,DRAM latency的改進卻不到每年7%.
也就是說,看的到的RAM,雖然好像PC133跳DDR400,DDR2-533,
或者GDDR3 1.xGHZ等.可是真正的latency沒改進的情況下,採用的
是如同更多的internal bank去實作,得到的是更低的有效傳輸比例
.效能改進並沒有如同帳面數字一般.
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待續: DDR2
DirectRambus
1T-SRAM
Embedded DRAM
記憶體系統的設置參數對效能的影響
改進記憶體存取的軟體技巧
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