關於 latch up測試規範 ，我們在網路上蒐集到這些相關的討論、資訊與評價

#11. Introduction about IC Immunity Testing - Electromagnetic ...

Physical Origin of Latch-up ... 當IC被ESD測試後，其Input/Output腳的漏電電流超 ... 先把功能正常且符合規格之IC的每一支腳依測試組.

#12. ESD / Latch-up 晶片失效分析@ 廖恒德的心得空間Handel Liao

ESD 靜電放電測試隨著IC制程工藝不斷升級, 特徵尺寸已演進到深亞微米階段. 而隨特徵尺寸減小, 積體電路對靜電放電( Electrostatic Discharge ) 變得更加敏感, ESD引起 ...

#13. ESD Testing Station 1200 series - 東京電子交易株式会社

ESD/CDM/LATCH-UP 测试方法. ESD Station 1200 series 1100 系列 ... Model 1200 系列是符合全球标准的ESD/CDM/闩锁效应测试系统，最多允许256 个引脚进行可编程引脚组合测试 ...

#14. Latch up 的定义

产生Latch up 的具体原因. • 防止Latch up 的方法 ... Latch up 是指cmos晶片中, 在电源power VDD和地线 ... 然，moat面积与ESD的关系主要依赖于制程参数和测试环境。

#15. ESD & Latch-up - 环境可靠性与电磁兼容试验中心

GRGT Laboratories是ESD测试（静电放电）和闩锁测试的行业领导者。 ... 根据JEDEC闩锁规范的当前版本进行闩锁测试，但也可以根据JESD78的先前版本进行测试。

#16. ESD測試與設計服務 - MA-tek 閎康科技

閎康目前的機台可以提供MIL，JDEC，ANSI，IEC，AECQ等等的測試規範和流程，並且可以提供初步的元件到系統架構的ESD諮詢；除了可以 ... 請問是否可以進行高溫Latch-up ?

#17. 闩锁效应（latch up） - TI E2E™ 中文设计支持论坛

沒有這個頁面的資訊。

#18. ESD/CDM/Latch-UP抗靜電能力測試系統 - Quatek

該系統可包括128或256針的全針組合ESD測試功能，以及多達4個Vcc的供應延遲測試能力，以及符合JEDEC標準的CDM測試，可選擇滿足ESDA或JEITA標準。 型號1100E:支援HBM和MM ESD ...

#19. 台湾ESD协会推荐文章——ESD/Latchup测试方法 - 电子技术 ...

台湾ESD协会推荐文章——ESD/Latchup测试方法内有100页PPT,详细介绍了ESD(HBM/MM/CDM)和Latchup的测试方法，以及相关的各个标准。是台湾ESD协会副会长何正江先生的大作， ...

#20. Latch up高達800mA！模擬開關“頭號芯品”TPW3157A閃亮登場

思瑞浦微電子科技(3PEAK)-Latch up高達800mA！ ... 對應這個失效模式，業界有一個標準的JESD測試標準JESD78E–IC Latch-Up Test 只要通過100mA的LATCH ...

#21. 「latch up測試規範」懶人包資訊整理 (1) | 蘋果健康咬一口

規範 已於 ... , ESD与latchup测试介绍- ESD模型及有关测试1、ESD模型... 放电模式订定测试规范(EIA/JESD22-A114-A) 机器放电模式(Machine Model, MM) ?, 第十四章閂鎖效應 ...

#22. [08S042]CMOS積體電路Latch-Up/Transient Latch-Up測試與防護

自強課程 · 1. 瞭解CMOS IC為何會引發LU？ · 2. 瞭解CMOS IC引發LU的觸發源與觸發模式 · 3. 瞭解工業界CMOS IC如何做標準靜態式LU測試與突波形式LU測試 · 4. 瞭解各各種CMOS LU ...

#23. 版圖設計服務 - Micro-IP

ESD IP創建根據具體情況制定ESD測試規範. 全晶片Latch-up防護設計服務領域. I/O Latch-up防護設計. Latch-up防護版圖檢查. Latch-up問題諮詢、討論與失效分析根據具體 ...

#24. 防範暫態突波/閂鎖效應Type-C穿戴裝置充電有保障 - 新通訊

... 在充電電源接口進行電氣過載保護設計和規範測試，目前主要的電氣過載測試規範為參照IEC ... Latch-up即為閂鎖效應，是CMOS製程中產生的寄生效應。

#25. HED-C5000R - CDM - 蔚華科技SPIROX

在晶片研發、生產、成品可靠性測試等階段提供全面Solution。 HANWA提供ESD，TLP，CDM，Latch-up等靜電放電測試設備，是全球唯一擁有Wafer Level及Package Level ESD Tester ...

#26. ESD静电破坏测试仪 - 诺有测控科技

HBM测试电压最高达8,000V，MM测试电压最高达4,000V，Latch-Up测试最高可供达6组电源。 ○ 充电器件模型(CDM)测试机: HED-C5000R系列，可满足测试芯片最大 ...

#27. 轉寄 - 博碩士論文行動網

論文摘要閂鎖效應(Latchup)是CMOS積體電路(IC)產品的設計上一項常見的問題，嚴重時 ... 因此在積體電路產品中，皆必須於量產時通過JEDEC針對這些項目規範的測試以及IC ...

#28. ESD与latchup测试介绍 - 百度文库

ESD与latchup测试介绍- ESD模型及有关测试1、ESD模型分类2、HBM和MM测试方法标准3、 CDM模型和测试方法标准4、拴锁测试5、 I-V测试6、标准介绍 1、...

#29. latch up原理讲解 - 传递计算机信息!

latchup 原理讲解闩锁效应（latchup）闩锁效应（latchup）是CMOS必须注意的现象 ... 因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且 ...

#30. Latch-up测试中负电流的影响和防护 - 电子技术应用

阐述了在Latch-up测试中负电流的产生机理，以及芯片内部寄生双极晶体管对负电流的连锁反应机理，并以模拟电压缓冲器和线性稳压器为例分析了负电流对 ...

#31. ESD/EOS检测(ESD/EOS/LU） - 上海季丰电子股份有限公司

测试 设备采用全球ESD领先品牌Thermo Keytek 之MKx及Orion2 HR系列机台,完美解决高阶Process之Trailing ... Latch up测试可支持5组Supply ,每组最高+/-100V

#32. ESD和闩锁测试

EAG实验室是行业领导者，在ESD测试（静电放电）和闩锁测试方面拥有最新技术。 ... 根据JEDEC闩锁规范的当前版本进行闩锁测试，但也可以根据JESD78的先前版本进行测试。

#33. 靜電放電概論

產業（甚至材料）的測試方法（如：ASTM-257–DC Resistance or Conductance of Insulating ... ESD TR5.4-04-13 Transient Latch-up Testing（暫態栓鎖測試）.

#34. latch up 测试方法疑问- ESD/EOS资料区 - EETOP论坛

在lacth up 测试的时候为什么要对IO PIN触发至高电平和低电平两种情况来进行拉电流和灌电流。这两种情况有什么区别? latch up 测试方法疑问,EETOP 创芯网论坛(原名： ...

#35. latch up測試方法 - 台灣公司行號

2018年5月21日- 在晶片級Latch-up測試中，除電源和地之外的輸入輸出管腳都需要通過. ... ESD与latchup测试介绍- ESD模型及有关测试1、ESD模型分类2、HBM和MM测试方法 ...

#36. ESD和閂鎖測試- 靜電| EAG實驗室

EAG Laboratories是行業領導者，擁有最先進的ESD測試（靜電放電）和閂鎖測試技術。 ... 我們致力於為我們的客戶提供最新的測試方法，以及測試數據的技術解釋和結果的 ...

#37. 互補金氧半靜電防護元件電路之分析和設計研究成果報告(精簡版)

測試 標準、靜電傳輸線脈波測試，以及晶片上靜電放電防護元件電路技術，主要以矽 ... 文”An SCR-Buried BJT for robust ESD protection with high latchup immunity in ...

#38. 一种毛刺干扰触发芯片闩锁效应的测试方法 - Google Patents

[0002] 目前，芯片闩锁效应的测试基本方法，在公开的国际标准JEDEC IC Latch-Up TestJESD78B有明确规定。 [0003] 如图1所示，JESD78B规定的测试触发波形有3种，分别为间断 ...

#39. Latch up - 中文百科知識

ƒ Latch up 是指cmos晶片中，在電源power VDD和地線GND(VSS)之間由於寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路。 Latch up 的定義Latch up 是指cmos晶片中 ...

#40. 課程 - 科技人才學習網- 竹科管理局

Latchup in CMOS ICs (3 hrs, 柯明道講師) ... Electrostatic Discharge)防護設計」，其中包括靜電放電工業標準、靜電放電測試方法、靜電放電防護基本概念、靜電放電的 ...

#41. latch up - CSDN

csdn已为您找到关于latch up相关内容，包含latch up相关文档代码介绍、相关教程 ... 阐述了在Latch-up测试中负电流的产生机理，以及芯片内部寄生双极晶体管对负电流的 ...

#42. 关于静电放电（ESD）原理以及其保护方法的详细分析

在讲ESD的原理和Process之前，我们先讲下ESD的标准以及测试方法，根据 ... 还有个概念就是二次击穿电流，就是进入Latch-up之后I^2*R热量骤增导致硅 ...

#43. [转载]什么是ESD,什么是latch up_m0_47095451的博客

阐述了在Latch-up测试中负电流的产生机理，以及芯片内部寄生双极晶体管对负电流的连锁反应机理，并以模拟电压缓冲器和线性稳压器为例分析了负电流对芯片可能造成的 ...

#44. 闩锁效应（Latch-up）详解 - 知乎专栏

在CMOS集成电路中，闩锁效应不容忽视。这篇文章将从0开始给大家介绍闩锁效应（Latch-up），以及有效抑制闩锁效应的方法。 一、背景知识（1）双极结型 ...

#45. 芯片静电ESD测试，ESD\HBM\CDM\MM\LU - 检测认证网

芯片ESD/EOS测试EOS/ESD造成的客退情形不曾间断，IC过电压承受能力较低， ... 静电放电闩锁测式(Transient-Induced Latch up)； ... IC ESD参考规范.

#46. ESD/TLP量測儀器及電子元件抗ESD分析研究王光一

力，首先挑選避免閂鎖效應(latch up)的元件，分析其洩放ESD所加的能量可靠性的 ... 2.3.6 靜電放電測試故障臨界．．．．．．．．．15 2.4 靜電放電測試判定標準．

#47. esd 标准 - 豆丁网

Kimpsion 訊程實業股份有限公司抗靜電抗栓鎖(ESD/Latch-Up)及TLP ... (接地)?NC 依民標ESDA,JEDEC,AEC 均需特別考量11 ESD/Latch-Up HBM/MM 測試方法-2 HBMMil-883 ESDA ...

#48. 产品可靠度验证- 松翰科技 - Sonix

目前松翰科技产品可靠度能力验证是参考业界所广用的国际规范如MIL、JEDEC… ... Latch up(闭锁测试). 寿命可靠度 ... 测前处理测试(湿度敏感等级3_加速). •焊接能力测试.

#49. 目录

... 集成电路设计与制造中存在的闩锁效应（Latch-up）问题进行了详细介绍与分析。 ... 集成电路寄生效应的基础上，先后对闩锁效应的原理、触发方式、测试方法、定性 ...

#50. 微处理器的应用可靠性设计

GJB/Z 27-1992 电子设备可靠性热设计手册. QJ 1474-88 电子设备热设计规范 ... 屏蔽效能的仿真及测试 ... 如果电流较大，或持续较长时间，Latch-up将直接引发EOS！

#51. ESD静电放电/闩锁试验(HBM/CDM/MM/Latch-up) - 我要测网

ESD静电放电/闩锁试验(HBM/CDM/MM/Latch-up),，我要测. ... 1、泓准达助客户进行测试，提供Test to Fail的验证与失效模式报告。 ... EIA/JEDEC(固态技术协会规范).

#52. 電子產品ESD認證測試及防制技術

表1所示為軍用標準規範883及國際規範IEC所定義的模擬人體ESD放電基本電路參數。 ... 經常使臨近的電路受干擾而失常, 如Latch-Up, 或暫時性程序錯亂,及資料流失等, ...

#53. 一种毛刺干扰触发芯片闩锁效应的测试方法 - Google

[0012] 每选择一次毛刺最大尖峰电压值、最大脉冲宽度Twidth、毛刺密集度，就作为一个测试点进行一次触发闩锁效应测试，最终可形成三维的毛刺触发Latch-Up Test测试结果分布 ...

#54. 國立交通大學- PDF Free Download

表4.5 高壓對稱結構NMOS(without NBL) 靜電放電測試結果44 表4.6 高壓對稱 ... 但是對於拴鎖(latch-up) 測試時可能因為維持電壓低於操作電壓而導致拴鎖現象發生在用於 ...

#55. Failure Analysis HDMI-ATC, Taiwan

針對ESD（IC靜電防護） / latch-up（閂鎖試驗） / OLT（IC工作壽命試驗）/ Precondition（先決條件） / 可靠度測試，提供故障分析後測（Post-test）服務。

#56. esd hbm 規格

HBM / MM / Latch Up 設備能量MK4 MK2 Zap Master Zap Master HV Pin Counts ... HBM的ESD測試規格有AEC-Q200-002和IEC61000-4-2等，HBM模型常熟如下表所示因規格有所 ...

#57. 積體電路產品可靠度驗證評估系統Reliability Evaluation System ...

規格，一般是藉由產品可靠度測試過程所導致的故障參數來完成可靠度的評估。 ... （ElectroStatic Discharge，ESD），一為閂鎖測試（Latch - Up，LU）。

#58. latch up原理ppt - Ruious

CH13 CH8 GuardRing Latch-up的防護Latch-up原理分析CMOS電路中在電源VDD和地線GND ... ESD模型及有關測試1、ESD模型分類2、HBM和MM測試方法標準3、 CDM模型和測試方法 ...

#59. Article-TVS的主要電性參數及選用技巧

... 在產品出廠前都會要求做國際規範IEC61000-4-2抗靜電能力的測試，確保 ... 過低的維持電壓很容易會造成閂鎖效應(Latch up)，主晶片反而因此毀壞。

#60. esd 測試設備

靜電槍是EMC測試中靜電抗擾度（ESD）測試設備，廣泛應用於汽車行業。 ... HANWA提供ESD，TLP，CDM，Latch-up等靜電放電測試設備，是全球唯一擁有Wafer Level及Package ...

#61. 集成电路latch up简介

专业集成电路测试网-芯片测试技术-ic test ... 集成电路latch up简介 ... 另外，这里也有一篇TI关于latch-up和ESD的技术文章，请下载参考：.

#62. CMOS的閂鎖效應:Latch up的原理分析 - 人人焦點

針對上述產生原因，Latch up的防護方法主要有以下幾個方面入手：. 在基體（substrate)上改變金屬的摻雜，降低BJT的增益；. 避免source和drain的正向偏壓；.

#63. Latch UP测试的学习_有意无意间 - 新浪博客

不过我们公司还增加了PVT(positive voltage test）和NVT（negative voltage test）。在JESD78D规范（这个可以从JEDEC 网站上下到）上提到latch up 的测试 ...

#64. 系統層級靜電放電測試下之積體電路暫態觸發閂鎖效應 - 9lib TW

In chapter 6, the dependence of device structures on latchup immunity in a 0.25-μm HV 40-V CMOS process with DEMOS transistors has been verified with ...

#65. 記憶體IC靜電放電保護線路故障分析探討

... 移除，發現可將防止EOS損壞的能力提昇至10V以上，卻無法通過商用IC的ESD工業測試標準，進一步 ... By applying Latch-up and Electrical Over stress (EOS) tests, ...

#66. latch up 解決

所以要預防latch up，就需去降低Vbe，這樣子那顆寄生的電阻也會值也會小，相對的寄生 ... 對成品廠商而言，除了要求IC供應商測試到所訂定的ESD防護等級，對於所選用 ...

#67. 靜電防護過度電性應力閂鎖試驗(ESDEOSLatch | 健康跟著走

閂鎖效應(Latch-up) 測試; 靜電放電閂鎖測式(Transient-Induced Latch up); 系統級靜電放電模式(ESD GUN TEST); 測試ESD I-V Curve量測; 過度 .

#68. EIAJ ED-4701/300-2, Test Method 305

4, latch up has occurred and power supply must be removed from DUT. Table 1 Trigger pulse electrical characteristics. Limits. Parameter. Symbol. Figure. Timing.

#69. 魏垂亚- 高级主任经理- 季丰电子股份有限公司 - 领英

解读测试规范，比如Jedec47，AECQ100,AECQ200,Mil-STD,GB548B等，规范中针对HBM,CDM,MM,Latch up 的测试对机台的要求，实验环境的要求，测试方法的定义，失效的判据等 ...

#70. 頭號難題！我是一ESD（上） - GetIt01

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電的產生 ... 而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up)狀態，否則 ...

#71. 國立臺灣師範大學電機工程學系 碩士論文

電的測試規範 (IEC 61000-4-2) 的嚴格要求，積體電路產品常通過了元件層 ... the operational voltage (VDD) to avoid a possible latch-up issue [48].

#72. 成功大學電子學位論文服務

最後採用IEC-61000-4-2測試規範實際量測此元件在空氣放電（Air Discharge）與接觸 ... These all sum up to the need of a transient voltage suppressor, or TVS, ...

#73. esd 測試設備

靜電控制，以及符合JEDEC標準 · PDF 檔案靜電（ESD）測試標準USB介面 ... ESD測試使用EMC測試設備進行，Latch-up等靜電放電測試設備，可直接放入口袋內，CDM，沒問題再 ...

#74. 「ESD/EMI」找工作職缺－2021年10月｜104人力銀行

2021年10月24日－675 個工作機會｜EMC測試工程師(桃園蘆竹)(日班)【世騰電子科技股份有限公司】、[新竹]半導體 ... 設計及解決ESD､Latch-up､ EOS 及製程元件相關問題4.

#75. 经典：CMOS寄生特性之SnapBack/Latchup (转) - 360doc个人 ...

Snap-Back和Latch-up应该是CMOS寄生特性里面最经典的理论了，其实他两个是同一个东西，都是NMOS和PMOS的寄生三极管等效电路开启进入正反馈状态下的 ...

#76. 鎖定效應及其測試標準的英文翻譯 - 海词词典

海詞詞典，最權威的學習詞典，專業出版鎖定效應及其測試標準的英文，鎖定效應及其測試標準翻譯，鎖定效應及其測試標準 ... Latch-up and Standards for Latch-up Test ...

#77. 芯片ESD/EOS测试；HBM、MM、CDM、LU测试 - 广电计量 ...

闩锁效应(Latch-up) 测试； 6.静电放电闩锁测式(Transient-Induced Latch up)； 7.系统级静电放电模式(System ESD Test–ESD GUN TEST)； 8.

#78. (PDF) Study on VA140 single-event latch-up experiment

A test system is designed to test the single-event latch-up (SEL) of VA140. ... 为测试VA140 的抗 ... 测试方法是应用重离子束轰击待测器件，.

#79. 詳解靜電放電保護(收藏) - 台部落

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電 ... 而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up) ...

#80. ESD静电放电测试/Latch-up闩锁测试 - 展芯芯片分析实验室

ESD/Latch-up Test. ESD Test. 随着IC制程工艺不断升级, 特征尺寸已演进到深亚微米阶段. 而随特征尺寸减小, 集成电路对静电放电( Electrostatic Discharge ) 变得更加 ...

#81. EIAJESD78A-2006闩锁测试方法-20090513 - 文档网

提供EIAJESD78A-2006闩锁测试方法-20090513word文档在线阅读与免费下载，摘要:EIA/JEDEC标准集成电路闩锁（Latch-up）测试（1997年3月JESD78的修订版）2006年2月电子 ...

#82. 靜電放電ESD，它的原理和測試方法！ - 農林漁牧網

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據 ... 還有個概念就是二次擊穿電流，就是進入Latch-up之後I^2*R熱量驟增導致矽 ...

#83. 2 DC电参数测试（1） - caishunzhe - 博客园

（2）Latch-up 闩锁效应，由于在信号，电源或地等管脚上施加了错误的电压，在CMOS器件内部引起了大电流，造成局部电流受损甚至烧毁，导致器件寿命缩短 ...

#84. 靜電防護規範 - Rixwo

首頁Service 靜電防護/過度電性應力/閂鎖試驗(ESD/EOS/Latch-up) 靜電防護/過度電性應力/閂鎖試驗(ESD/EOS/Latch-up) 執行SONY 原廠規範JEITA CDM測試設備(獨家) CDM ...

#85. 經典！一文講透靜電保護（ESD）原理和設計_電子發燒友網

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電 ... 而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up) ...

#86. 頭號難題！我是一ESD（上） - 雪花台湾

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電 ... 而Hold電壓就是要維持Snap-back持續ON，但是又不能進入柵鎖(Latch-up) ...

#87. 乾貨| ESD的原理和測試 - ITW01

在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據靜電 ... 而Hold電壓就是要維持持續ON，但是又不能進入柵鎖(Latch-up)狀態，否則 ...

#88. 闩锁效应的表现 - 凡华网

5. Well 侧面漏电流过大。 防止Latch up 的方法：. 1.在基体（substrate)上改变金属的掺杂，降低 ...

#89. 海思消费类芯片可靠性测试技术总体规范V2.0.doc - 文档猫

芯片可靠性测试总体规范,整理了芯片从回片到规模量产期间必须完成的可靠性相关测试。 ... 的可靠性(ESD、Latch-up、HTOL)和封装相关的可靠性(PC、TCT、HTSL、HAST等)。

#90. latch up 測試靜電放電/過度電性應力/閂鎖試驗 - Hrkpar

閂鎖效應(Latch-up) 測試靜電放電閂鎖測式(Transient-Induced Latch up) 系統級靜電放電模式(System ESD Test–ESD GUN TEST) 測試ESD I-V Curve 量測過度電性應力EOS ...

#91. Amazing Microelectronic Corp. / 晶焱科技股份有限公司- Posts

然而先進的製程，導致晶片容易受到干擾，為了通過嚴謹的ESD測試，在晶片中加上外部的前置 ... 我們來看看不合適的TVS會如何造成Latch Up，以及該怎麼選擇合適的TVS。

#92. [問題求助] Latch-up JEDEC 78 規範中的附錄A的意思 - Chip123

請教一下，1. 在latch-up規範jedec78A的附錄裡有說一些特別的pin，比如接passive component就不大需要測latch-up，請問為什麼勒？2.

#93. 新通訊 09月號/2020 第235期 - 第 31 頁 - Google 圖書結果

... 進行電氣過載保護設計和規範測試,目前主要的電氣過載測試規範為參照IEC 610004-5, ... 慎選TVS設計防閂鎖效應 Latch-up即為閂鎖效應,是CMOS製程中產生的寄生效應。

#94. latch up esd - Lajsd

6/11/2018 · ESD的測試方法類似FAB裡面的GOI測試，指定pin之後先給他一個ESD電壓，持續一段時間後，然後再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續 ...

#95. latch up 中文AndAudio.com - Tlabt

Latch -up測試中負電流的影響和防護-AET-電子技術應用 ... 鎖效應(Latch-up) 測試• 測試ESD I-V Curve量測參考規範MIL-STD(美國軍規標準) EIA/JEDEC(固態技術協會規範) ...

#96. esd 測試方法[08S041]電子業 - Qkaxtw

多種標準的存在讓製造商必須支援不同的測試方法，放電率和波形，可提供該電路i-v特性曲線；再搭配傳統esd測試 ... 靜電防護/過度電性應力/閂鎖試驗(ESD/EOS/Latch-up)

#97. 靜電放電(ESD)防護設計與測試驗證培訓班 - 工研院產業學院

本課程將從ESD簡介、靜電量測及各ESD發生機制及相對應的測試方式介紹起，這將對電子產品 ... (ESD發生方式及工業測試規範) ... ○ESD Testing Standards (ESD測試標準).