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verilog assign判斷 在 コバにゃんチャンネル Youtube 的最讚貼文

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2021-10-01 13:19:08 有 9 人看過 有 1 人喜歡
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verilog assign判斷 在 大象中醫 Youtube 的最佳貼文

大象中醫 By 大象中醫

2021-10-01 13:10:45 有 0 人看過 有 0 人喜歡
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大象中醫

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長照是一個劇變的旋轉舞台 百年難得一見 沒有準備的人 被旋轉舞台甩出去 不是坐下就是躺下 而大象中醫是太極的推手 推動著旋轉舞台 讓 所有爬不起來的人 背後有一股推手力量 支撐再站起來
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verilog assign判斷 在 大象中醫 Youtube 的最佳貼文

大象中醫 By 大象中醫

2021-10-01 13:09:56 有 0 人看過 有 0 人喜歡
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大象中醫

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長照是一個劇變的旋轉舞台 百年難得一見 沒有準備的人 被旋轉舞台甩出去 不是坐下就是躺下 而大象中醫是太極的推手 推動著旋轉舞台 讓 所有爬不起來的人 背後有一股推手力量 支撐再站起來
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verilog assign判斷 在 [請益] verilog條件運算子問題請教- 看板Electronics - 批踢踢 ... 的推薦與評價


作者e1090128 (肥龜)
看板Electronics
標題[請益] verilog條件運算子問題請教
時間Wed Oct 11 16:03:30 2017

小弟最近給子電路寫output時有個小問題
以下是我的程式碼
output wire [9:0] oDATA
reg chg;
wire js=chg;
assign oDATA=(js == 1'b1) ? {sub[10:3],2'b0}:10'b0;

關於sub的部分都是我之間的運算式，之前都有確認是正常的
有問題的是我oDATA的部分像上面這樣寫會有問題，實際跑FPGA出來會不正常
但不用條件運算式直接寫
assign oDATA={sub[10:3],2'b0};
是可以正常執行的，請問各位大大這是甚麼原因造成的?有甚麼辦法解決嗎?
謝謝大家

--
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.116.234.232
※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1507709013.A.CF3.html
→ hsucheng: 為什麼還要再宣告一個wire? 10/11 18:44
推 mmonkeyboyy: 為什麼要reg chg才對 10/11 20:19
推 mmonkeyboyy: 我想正確答案都不我和一樓講的那個 你只其實有一個不 10/11 20:24
→ mmonkeyboyy: 太合理的東西被你宣告了XD 10/11 20:25
→ mmonkeyboyy: 你可以再想想 拿掉一個東西我想電路就會正確了 10/11 20:26
→ mmonkeyboyy: 你可以查查assign if的用法 10/11 20:26
→ e1090128: wire oDATA是試驗時用的，應該可以不需要，chg寫reg 是 10/11 22:02
→ e1090128: 因為有寫在always 裡，但怕是判別式裡不能用reg 才有改 10/11 22:02
→ e1090128: 成wire 10/11 22:02
→ mmonkeyboyy: 所以你知道那裡有問題了嗎? 10/11 22:42
→ mmonkeyboyy: BTW 你那樣寫 態一樣會繼承 所以根本沒差 10/11 22:43
→ mmonkeyboyy: 那是硬體電路 不要用軟體想法去想 那是一條線 10/11 22:43
→ e1090128: 有問題的就是assign那條不能用條件運算子使用，會出錯， 10/11 23:06
→ e1090128: 想知到為什麼不能這樣使用，並想知到如何解決，因為我看 10/11 23:06
→ e1090128: 到的書都沒有寫到這部分，感謝 10/11 23:06
推 mmonkeyboyy: @_@ 你把 output "wire" 的wire拿掉看看 10/11 23:10
推 mmonkeyboyy: 一個小觀念 reg 不是一定指register 10/11 23:14
→ mmonkeyboyy: 它指的是一個會變化的信號 10/11 23:14
→ mmonkeyboyy: wire就一定是 wire了 是一條線連過去這樣 10/11 23:14
推 mmonkeyboyy: 我記得uc berkeley有一篇小文件講這個 講很仔細 10/11 23:21
→ mmonkeyboyy: 很多目前你synthesis不過 儲simulate會過都是這樣 10/11 23:22
推 Jielolz: wire js; 10/12 01:41
→ Jielolz: assign js = chg; 10/12 01:41
→ e1090128: J大的這方法試過了也不太行 10/12 16:32
推 BellCranell: 改成output reg [9:0] oDATA 10/12 20:15
推 amistad: 為什麼要用FPGA 看不懂的方式去寫？直接按範例方式去寫就 10/12 20:48
→ amistad: 好。一般複雜的combination logic 習慣用 always@(*) 方 10/12 20:49
→ amistad: 式去寫。FPGA 弄不出來，也沒有可能他根本搞不清楚你要 10/12 20:49
→ amistad: 要做什麼。 10/12 20:50
→ amistad: 與其花時間在探索語法問題上，除非你要寫FPGA compiler， 10/12 20:51
→ amistad: 不然建議專注在主要的問題上。 10/12 20:52
推 bakerly: 你有寫出來的部分都沒問題，問題一定出在沒寫出來的部分 10/12 21:33
→ bakerly: 。 10/12 21:33
推 tkhan: 屎拉一半就要別人幫忙擦屁股.. 10/12 22:52
推 mmonkeyboyy: output 不用改就是reg了 因為那個只有在有always才要 10/12 23:15
→ mmonkeyboyy: 我也同意樓上 最近一堆這種文@_@ 真的是老師沒教好 10/12 23:16
→ mmonkeyboyy: 然後都是丟上來請大家幫忙debug debug有沒有用都不知 10/12 23:16
→ mmonkeyboyy: 第一句有點 output不用改reg就是了 除非是always 10/12 23:17
推 BellCranell: 有點像是在隔空抓藥的感覺 ... 10/12 23:23
推 ericute: 問題應該是你沒寫出來的地方，其他部分補上來看看 10/12 23:27
→ ericute: 加油 10/12 23:28
推 BellCranell: 要不要貼chg的部分... 10/13 02:33
→ e1090128: 謝謝bakerly和ericute兩位大大的提醒，問題真的是出在al 10/13 16:54
→ e1090128: always裡，因為chg訊號不同步而出錯，現已修正好成功了 10/13 16:55
→ e1090128: 因為我是自己學，實驗室也沒有其他人會，在網路上也找 10/13 16:56
→ e1090128: 不太到相關的論壇可以問問題，如果有人知道相關的 10/13 16:58
→ e1090128: verilog請跟大家一起分享學習一下，謝謝 10/13 16:58
推 mmonkeyboyy: 網路上有好多相關教學文件 先看一下吧q_q 10/13 20:19
→ mmonkeyboyy: 結果你其實還沒有遇到跑不過的問題Q_Q 10/13 20:19
→ mmonkeyboyy: 那個FPGA COMPILER已經好聰明了orz 10/13 20:20
→ e1090128: 我是覺得編譯器不過的還有方向，但過了後有結果錯誤就很 10/13 21:36
→ e1090128: 麻煩了 10/13 21:36
推 mmonkeyboyy: a..我講的不是這件事 我講的是標準的問題 10/13 21:48
→ mmonkeyboyy: 不過反正很多人也不是很在乎這事就是了@_@ 10/13 21:48






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所以說，在verilog 裡面，絕對絕對絕對沒有assign的左右兩邊是相同的狀況，這也是verilog最難讓人習慣的地方，因為一般程式寫a=a+1實在太常見了。 比如說.

#72. 數位電路之後，verilog系列文(2)

注意到，上面無論是if還是case，最後都有一個else/default，再次重申，verilog和一般的C是不一樣的，在C裡面的if 就是判斷條件，符合就跳到指定的程式 ...

#73. (原創) 如何使用Verilog將YCbCr轉RGB? (SOC ... - 极客分享

『但整個YCbCr2RGB.v看起來與這個公式差很遠，到底Verilog是怎麼辦到的呢?』小美一臉無助地發問。 ... 21 assign Green = oGreen;

#74. frame.xml - Intel

... one operand verilog hdl basics making assignments continuous assignment statements ... 在blocking分配执行完之前，不会判断blocking分配后的Meaning声明。

#75. verilog語法實例學習(4) - 开发者知识库

Verilog 模塊Verilog中代碼描述的電路叫模塊，模塊具有以下的結構：module module_name[ ... output s,cout; assign {cout,s}=x+y+cin; endmodule.

#76. 01-Verilog基本語法元素 - IT人

一隻狸無聊的時候對Verilog的業餘描述筆記：以《Verilog數字系統設計教程》第三 ... output cout, output [2:0] sum ); //埠宣告語句 assign {cout, ...

#77. verilog中assign判断_

verilog 中assign判断 ... 本篇文章内容收集于网络，如果有侵犯到您的隐私或者利益的，请联系邮箱[email protected]，我们将酌情处理！

#78. verilog assign判断- 企业年报网

verilog assign判断,会计信息。 ... Verilog是一种硬件描述语言，由于其类C，在FPGA开发领域得到广泛的应用，而如何用好Verilog，使得其可通过综合器.

#79. verilog assign 陣列– verilog #用法

Verilog 的行為描述語法* Verilog 的基本語法規定關鍵字如module endmodule assign wire always input output 、陣列Arrays Verilog所提供陣列的儲存內容可以是整數、暫 ...

#80. verilog判断语句 - 天狼问答网

Verilog HDL语言提供了3种形式的if语句。 ... Verilog的逻辑判断语句怎么写verilog是可读性相当差的一门语言,其实这个不是 ... assign条件判断语句.

#81. verilog中a b是什麼意思 - 小德網

assign 相當於一條連線，將表示式右邊的電路直接通過wire(線)連線到左邊，左邊訊號必須是wire型。當右邊變化了左邊立馬變化，方便用來描述簡單的組合邏輯。

#82. Blocking Procedural Assignment in Verilog - alex9ufo 聰明人 ...

對於新手而言，該如何準確的判斷哪些時候該選用blocking，哪些時候又該選用non blocking來做處理，有相當程度的困難。因此通常會給予新手一些建議， ...

#83. Bit - 演算法筆記

可以判斷位元是不是1 。例如統計有幾個位元是1 。 int count_bit_1(int n); {; // 由右往左看n的每一個位元。 int c = 0;; for (int i=0; i<32; ++i) // int變數有32個 ...

#84. Pnr netlist

The Yosys 6 Open Synthesis Suite which compiles verilog into a netlist. ... 上記のような作業は、高度な回路知識と判断力を有するエキスパート・ユーザをもってし ...

#85. Pnr netlist

Netlist will be available in Verilog or VHDL coding format. ... placed only if needed, else it will just move nets up/down the hier to get rid of assign.

#86. Nested ifdef verilog

In a Verilog continuous assignment, the RHS gets evaluated any time there is an ... C 嵌套 switch 语句 C 判断 您可以把一个 switch 作为一个外部 switch 的语句 ...

#87. Verilog shift left - Boot Lands

verilog shift left It is always better to use parenthesis for nested kind of ... VCCIO) in the Operator usage in SystemVerilog: Assign operator: blocking ...

#88. 求教，verilog里面能在if语句中使用assign吗 - EETOP论坛

一段逻辑这样写编译不过：if(xxx)assign aa = bb;elseassign aa = cc如果写成assign aa = (xxx) ? bb : cc就能编译过。 求教，verilog里面能在if语句 ...

#89. Pnr netlist - HOST

One example is VTR [13] (verilog to routing), a research An analog cell library in LEF ... Connection of Remove assign from netlist => To remove assign from ...

#90. 数字逻辑与EDA设计 - Google 圖書結果

D3 : D2 ; assign BT = Sel0 ? D1 : DO ; assign Result = ( Sell ? ... 判断首位是否为 1 ,即是否为负数 DataOut = - DataIn + S ; || - "操作对包括符号位在内的所有 ...

#91. Fpga uart to pc - Anas Al-Far Blog

I have a Basys2 FPGA board(i code in verilog) and i wish to make it communicate with my PC ... but the problem is when i try to assign the UART tx, rx pins.

#92. Ip is locked vivado

IP Integrator is board aware and it will automatically assign dedicated PS IO ... need it to create custom IP is wrong--you can write it in Verilog/SV/VHDL.

#93. VHDL語言入門教學

Variable NameData Type Assignment Statement. Initial Value ... 建議：使用component與port map指令，來呼叫Verilog程式。 Ex: --(verilog 程式)--.

#94. Simulation & Testbench

Verilog uses the propagation delay as the inertial ... Use Verilog module to produce testing ... assignment are determined by their drivers, which.

#95. 专用集成电路设计与电子设计自动化 - 第 299 頁 - Google 圖書結果

系统对表达式的值进行判断,若为 0 、 X 、 Z ,按假处理;若为 1 ,按真处理,然后执行指定的语句。语句可以 是单句,也可以是多句。 299 第 8 章硬件描述语言 Verilog HDL.

#96. Verilog問號（？）運算符 - 優文庫

我試圖將verilog程序翻譯成vhdl，並且偶然發現了verilog程序中使用問號（？）運算符的語句。 以下是verilog代碼; 1 module music(clk, speaker); 2 input clk; ...

#97. FPGA设计与应用 - 第 34 頁 - Google 圖書結果

在 Verilog HDL 中,描述组合逻辑时常使用 assign 结构。注意 equal = ( a == b ) ? 1 : 0 ,这是一种在组合逻辑实现分支判断时常使用的格式。