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長照是一個劇變的旋轉舞台百年難得一見沒有準備的人被旋轉舞台甩出去不是坐下就是躺下而大象中醫是太極的推手推動著旋轉舞台讓所有爬不起來的人背後有一股推手力量支撐再站起來

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verilog parameter宣告在 Re: [問題] verilog array index表示的限制- 看板Electronics 的推薦與評價

作者zxvc (眾生都是未來佛)

看板Electronics

標題Re: [問題] verilog array index表示的限制

時間Sat Oct 6 17:06:56 2012

※ 引述《bjk (Up2u)》之銘言：
: 發現好像index有兩個限制，導致不能合成
: 1.for的終止條件不可以是變數
: for(i=0;i<temp;i=i+1)
: array[i]...
: temp必須是常數
: 2.不可以是兩個變數相加
: array[i+j];
: 請問是這樣嗎?

大多數合成器對loop的支援的要求是要有"固定"的iteration次數，
我還沒看過支援不固定次數的。

"不固定次數"很容易出問題，例如用loop generate產生邏輯閘
以目前技術不行(可能是不太實用，沒人做)。
目前做不到一顆IC，比如某個時間點有三個邏輯閘、下個時間點有五個邏輯閘。
但FPGA是最近似可達成這目的的東西，例如它一下可以是一個FFT電路，
重新configure後可以是個CORDIC...

另外要知道Verilog裡for loop有兩種。
一種是generate裡的for loop，
在Verilog標準文件是一種叫作"loop generate"的東西。
另一種是always+sequential block的for loop(我不知道有沒有正式名稱)。

我先講loop generate的"固定"iteration次數:
這裡所謂的"固定"是指在合成器有一個elaboration階段必須是常數值，
就可以合成。
Verilog parameter或字面常數(literal constant, 如數字1, 2, 3, ...)
就是在elaboration時是固定下來的數值，
它與常數值就適合決定for loop的iteration次數。
如下SystemVerilog的範例，已確認Design Compiler 2012.06可合成：
module m
#(
parameter w = 2
)
(
output [w*2-1:0] a,
input [w-1:0][w-1:0] c
);

genvar i, j;
generate
for(i = 0; i < w; i = i+1) begin: s1
for(j = 0; j < w; j = j+1) begin: s2
assign a[w*i+j] = c[j][i];
end
end
endgenerate
endmodule

但如果你把a[w*i+j]的w宣告成integer，Design Compiler就不接受了。
宣告成wire也不行，即使它被assign常數。
這是因為wire與integer在elaboration都還沒初始化，所以不算常數值。

至於always+sqeuential block的for loop則
用parameter、wire、integer或literal constants都可以。

不過這樣看來parameter、literal constants比較通用，
所以不建議使用wire、integer constants。

--
楞嚴咒(附注音)：
https://skydrive.live.com/?cid=87cef5e6683b5427&sc=documents&id=87CEF5E6683B5427%21312#
縮址：
https://bit.ly/r3bgEo

--

※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 118.161.190.107

推 bjk:謝謝你的說明~ 10/06 17:17

→ zxvc:FPGA可說是4D IC XD 10/06 17:18

推 mmonkeyboyy:4D IC 要看你花多少錢買到的 FPGA 到是 TABULA說 10/06 20:34

→ mmonkeyboyy:說他們的東西叫TIME machine 看看就好 XD 10/06 20:35

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概述在Verilog中我們常常會遇到要將一個常量（算法中的某個參數）賦給很多 ... module parameters有parameter和localparam兩種，它們所代表的值都可在 ...

#92. Parameter array in Verilog - Stack Overflow

The given example is assigning unpacked values to packed parameter array. This in not allowed with Verilog. Verilog only support simple ...

#93. Verilog中參數傳遞與參數定義- 碼上快樂

符號常的定義用parameter來定義一個標志符代表一個常量，稱作符號常量，他可以提高程序的可讀性和可維護性。 parameter是參數型數據的關鍵字， ...

#94. Verilog的常数的声明（parameter和define） - 360doc个人图书馆

Verilog 的常数的声明（parameter和define）. 1、语法声明： parameter xx = yy; `define XX YY 使用： xx `XX 2、作用域 parameter 作用于声明的那个 ...

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