本課程以高速或高頻印刷電路板設計之訊號完整性應用為主。
本課程的高頻並不是CPU或IC的內部頻率，而是CPU或IC的外部訊號，即，在印刷電路板設計線路裡外部在跑的頻率，頻率範圍在133MHz以上到25 GHz之間。在設計高速印刷電路板設計時，經常會碰到間歇性誤動作、訊號不穩定，不知如何對黑盒子區去除錯。透過這個課程，學員將知道如何正確使用MCU及周邊積體電路封裝去設計一個完整的高速印刷電路板設計。線長、線寬、間隔、板層間，線長限制、串擾分析、延遲時間、Overshoot、Undershoot、及高速差動訊號設計。包括Pre-Layout (部局前) 設計及Post-Layout(部局後及繞線後)驗證及除錯。
在部局後所有線路，必須透過模擬，將所有訊號線做完整的檢驗。DDR 3 SRAM (Double- Data-Rate Three Synchronous Dynamic Random Access Memory)及MCU (Microcontroller)之間的攻能及品質驗證。多板間的信號經常批量生產，造成阻抗匹配問題，產生間歇性誤動作。板間之間模擬、驗證、及除錯也非常重要。本課程理論與實務並重，且透過實務演練，以及應用案例研討，以加深學員印象並增進應用能力。1/29開課，詳情請看
http://college.itri.org.tw/edm/D2/001/06/index.html
差動訊號layout 在 Re: [問題] CPU 到PCIE插槽走線layout 為何彎彎曲曲 的推薦與評價
第一次po個文
我認為可能不是這樣的吧
他講的是會lay出來有點像是連續正弦波那個樣子的吧
那個是用在高速的線路上才會這樣做
這樣做起來有點像是電桿的效果(應該也是雜訊問題，細節就再說吧)
基本上，就我看到的 只要上800Mhz的幾乎都有
我還蠻常看到這鬼東東的
SerDes常看到
而且這種東東常出現在表層
沒有裡層這種問題，沒人會把這個lay在裡層吧= =....c不就爆大的
differential pair到處都存在吧?
這個可以少掉很多雜訊的影響
但原po講的好像是我上面講的那個
等我明天上班再抓看看有沒有文件在解釋這個
基本上有做高速的廠家都會有APPLICATION NOTE在講這些
有錯請幫我指正
謝謝各位
※ 引述《snowboarderx (黃金鄉)》之銘言：
: ※ 引述《youwin0125 (急凍土司超人)》之銘言：
: : 作者: youwin0125 (急凍土司超人) 看板: Electronics
: : 標題: [問題] CPU 到 PCIE插槽 走線layout 為何彎彎曲曲
: : 時間: Thu Feb 12 20:00:08 2009
: : 小弟 在主機板的PCB layout中看到
: : CPU 到 PCIE 的 differential 信號線 彎彎曲曲的
: : 而且跟隔壁的另一對信號線 沒有一段會平行
: : https://img262.imageshack.us/my.php?image=cpupciedifferentiallinejh1.jpg
: : 請問這用意為何 有 這種繞線規則 的 專業名詞嗎
: : 跟intel的 10度 轉角 有關係嗎
: : 是信號不容易cross tlak嗎
: : 還是 可以把眼圖撐開
: : 當然一定有 等長 time delay
: : 請高手幫忙解答 萬分感謝
: : 小弟想知道這個規則的專有名詞 ^^
: 基本上Differential pair之耦合是最強的
: 所以即使有另外一對訊號跟這對平行
: 只要不要距離近到比differential pair還近都不會有問題
: 為什麼會彎曲 如果是在表層的話 當然是因為要繞過元件
: 內層的話 是為了繞過其他的訊號線
: 彎曲也是有學問的
: 最好不要彎90度 一般是45度
: 這是是為了阻抗的控制 還有differential pair time delay的問題
: 補個跟tech job有關係的好了
: 最近江鳥海有個新的假名叫 08特休
: 這是因為每天都多上了20分鐘 結果08年不補錢了 改成09年可以多放假
: 大概補了17天 今年特休有17+7(09)=24天
: 還蠻high的
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 122.124.66.72
※ 編輯: mmonkeyboyy 來自: 122.124.66.72 (02/12 21:38)
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