【 新．選擇性鎢沉積技術，讓我們與5奈米以下的距離，更近了！】
雖說EUV興起讓我們順利進入5奈米以下的時代，
然而隨著電晶體尺寸縮小，
在製程上也同時為2D微縮帶來了其他的技術瓶頸。
▪ #電晶體接觸電阻成為PPAC阻礙 ▪
傳統上，電晶體接觸通孔需襯上黏著層和氮化鈦阻障層，
接著利用沉積技術產生成核層，最後使用鎢來填滿剩餘空間。
然而襯墊阻障層好似晶片的動脈硬化斑，阻撓電子流動，
嚴重影響PPAC (chip power, performance and area/cost)表現。
▪ #選擇性鎢沉積_鎢填充通孔_PPAC表現更好 ▪
應材全新 Endura® Volta™ 選擇性鎢化學氣相沉積系統
(Selective Tungsten CVD)，
可讓低電阻的鎢原子在電晶體接觸點通孔內
自下而上無分層、無縫、無間隙進行選擇性沉積，
幫助PPAC表現更好；
電晶體的節點微縮與觸點，
也能縮小至5奈米、3奈米，甚至更小。
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👇 看看動畫，30秒瞭解應材新式選擇性鎢沉積技術的神奇
http://blog.appliedmaterials.com/introducing-breakthrough-2d-scaling
👇 前情提要
▪ 應材解決平面微縮的瓶頸，以及為什麼需要更新、更精進的微縮技術
http://blog.appliedmaterials.com/solving-transistor-contact-resistance-requires-materials-engineering-innovations
▪ 接觸電阻嚴重影響晶片功率、性能
http://blog.appliedmaterials.com/transistor-scaling-gated-contact-resistance
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