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EDA整合不容易，然而Cadence「iSpatial」數位流程做到了💪，成功在同一個核心基礎架構上，使用同一個引擎串聯前、後端設計，實現數位全流程。
Cadence 研發副總裁羅宇鋒表示，「iSpatial」流程的價值在GigaPlace 與 GigaOpt 兩大 AI 引擎技術助力下，將 Cadence 三大產品線— RTL合成軟體 Genus、設計實現系統 Innovus 和形式簽核 Signoff，予以無縫銜接，讓Handoff (接續互通)—在流程早期預見後著，從不完整數據推論出準確結果。
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詳全文：
CompotechAsia《Cadence「iSpatial」數位流程牽線，IC PPA 激升》>>>https://reurl.cc/Mv512v
#IC設計 #半導體元件 #電子設計自動化EDA #機器學習ML #電源完整性PowerIntegrity #靜態時序分析STA #電子遷移與電阻電位降EMIR
【EDA 為何如此動見觀瞻？】
近來因為台積電決定到美國設廠＋華為禁令，讓「電子設計自動化」(EDA) 的重要性受到廣泛討論～～～一起來看看，EDA 為何擁有這麼大的影響力？
IC 設計工作基本上可分為前端和後端兩大區塊：前端是指將硬體描述語言 (HDL) 轉成「網表」(net-list)，並透過模擬和驗證對功耗、效能、面積 (PPA) 進行優化；後端則是將 net-list 變成實際可供製造的電路圖，包括每個電晶體 (transistor) 詳細的定位及連線方式。
為達成「APR」(Automatic Placement & Routing) 任務——自動擺放位置及繞線，一套有能力貫穿全流程的整合性 EDA 工具正被受期待，以免出現溝通斷層而導致無謂的重工浪費。從設計創建之初到後端執行、簽核 (signoff)，可解決前、後端各行其是，執行時間 (Runtime) 太長且電源完整性 (Power Integrity) 易有缺失的問題。機器學習 (ML) 更是 PPA 最佳化之得力助手。
雖說時序 (Timing) 有時並非設計關鍵因子，卻可能使電子遷移與電阻電位降 (EMIR) 變得很敏感，唯有把電源完整性納入時序簽核同時進行，才能看出端倪；惟 EDA 「整合」二字說來容易，但因牽涉元素太廣，真要付諸實行、由一家供應商獨力承攬並非易事。除非有能力在同一個核心基礎架構上，使用同一個引擎串聯前、後端設計，實現數位全流程。
在同一個引擎上分工，既加快前端計算、又能讓後端的時序和功率／絕緣阻抗 (power/IR) 分析更臻完美。更迫切的是，協同優化可大幅改善效率 (Efficiency)、可預測性 (predictability) 和收斂 (Convergence) 結果。在流程早期預見後著，從不完整數據推論出準確結果。意即：前端不必做得很完整也能預知後端結果，後端亦可無縫接手、加速執行，且因為前端考慮已很完善，收斂得出的結果更好。
Excellent EDA Tool＝事半功倍，Poor ones＝來回瞎折騰！
延伸閱讀：
《Cadence「iSpatial」數位流程牽線，IC PPA 激升》
http://compotechasia.com/a/tactic/2020/0514/44719.html
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